数字时钟设计主任工程师-Staff Engineer at ChangXin Memory (CXMT)

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About The Role

1.架构规划与设计：主导ADPLL和PLL的整体架构设计，涵盖数字与模拟实现方案，制定DCO或VCO设计策略，确保频率合成精度与调节范围满足系统指标；
2.核心技术攻克：主导分频器、杂散抑制及抖动消除技术方案的设计与开发，推动关键性能模块的优化和迭代，提升时钟输出品质；
3.仿真与建模：主导MATLAB/Verilog-A/SystemVerilog行为模型的开发，完成环路动态仿真分析和性能评估，识别并预判架构风险，拉通多部门技术验证，输出仿真报告及设计指导；
4.性能分析与闭环：主导相位噪声与抖动预算的分解与优化，制定抖动与环路动态响应验证方案，推动测试结果与设计目标闭环，形成迭代优化机制；
5.技术协同与交付：联动数字与模拟团队完成模块集成和Simulation验证，确保设计与实现的衔接一致性，支撑产品按时完成tape-out并实现量产目标。
1.教育背景与专业知识：硕士及以上学历，微电子、集成电路或物理学等相关专业，具备坚实的半导体器件物理基础和混合信号电路理论；
2.专业技能与资格：具备使用MATLAB/Verilog-A/SystemVerilog建立行为仿真模型的能力，能独立完成时钟环路动态仿真及性能评估，具备RTL设计和调试能力的候选者优先；
3.行业与专业经验：具备3年以上频率合成或时钟相关领域设计经验，有成功追循产品开发项目经验者优先；
4.项目/任务成果：主导或核心参与电路设计功能模块的固化过程，输出完整技术文档或仿真分析报告，明确支撑点业务决策；
5.其他要求：具有较强的独立思考与解决复杂问题能力，能明确识别技术瓶颈并在跨团队合作中推动决策闭环。