DDR PHY 逻辑设计工程师/专家-DDR Physical Layer Logic Design

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About The Role

微架构设计与代码实现：主导DDR PHY数字逻辑的微架构规划与优化，结合DFI协议及产品需求编写高质量RTL代码，确保满足DDR4/DDR5/LPDDR5等协议标准；
时序与功耗优化：分析和优化设计时序、功耗及面积，应用低功耗设计技术解决高速信号传输、时钟同步等关键问题，提升综合性能；
验证策略制定与协同：与验证团队协作，制定全面的验证策略和测试计划，识别并解决验证中与DFI协议相关的功能问题；
系统集成与调试：参与系统级集成与调试工作，确保DDR PHY模块与芯片系统无缝对接，推动跨团队问题闭环；
技术文档与知识沉淀：编写设计文档，重点说明DFI协议实现细节，为后续开发与维护提供支撑。
教育背景与专业知识：硕士及以上学历，电子工程/微电子/计算机等相关专业，深入理解JEDEC DDR协议及DFI协议原理与架构；
专业技能与资格：能使用Verilog/SystemVerilog进行RTL设计，具备SDC时序约束编写能力，能使用VCS、Verdi、Spyglass等EDA工具；
行业与专业经验：5年以上数字逻辑前端设计经验，其中至少3年DDR PHY或高速接口设计经验，有2个以上完整项目流片经验；
项目/任务成果：主导过至少一款DDR PHY数字逻辑模块从设计到集成的完整流程，解决过复杂时序或DFI协议匹配问题；
其他要求：具有系统化思维和创新能力，能在高压下主动分析并解决问题，与团队高效协作推进目标。