About The Role

1、负责高速接口 SerDes PHY 相关底层固件开发，覆盖 PCIe、CXL、UCIe、Ethernet 等高速链路的初始化、链路训练、状态机控制、异常恢复及寄存器配置等工作，保障高速接口在芯片回片、系统联调和量产阶段稳定运行。
2、负责 SerDes 链路 Bring-up 与调试工作，参与 TX FFE、CTLE、DFE、CDR等关键参数调优，结合眼图、误码率、lane margin、link training log 等数据定位链路训练失败、速率降级、误码偏高等问题。
3、参与 PCIe / CXL / Ethernet 等高速接口协议相关问题分析，能够结合 LTSSM 状态机、PHY 层训练流程、一致性测试结果和硬件调试数据，推动 PHY、协议、固件、验证及系统团队协同闭环问题。
4、开发和维护高速接口自动化测试、调参和数据分析工具，使用 Python/C 等语言完成 margin sweep、寄存器 dump、日志解析、误码统计、测试报告生成等，提高硅后调试和量产验证效率。
5、支持芯片从 pre-silicon 验证、FPGA/Emulation 联调、回片 Bring-up 到量产导入的完整流程，沉淀高速接口固件调试方法、问题案例和量产配置策略，提升产品高速互连能力和系统稳定性。
学历与经验：
本科及以上，电子工程、微电子、通信工程、计算机相关专业
3 年以上 SerDes / 高速接口固件开发经验
有 PCIe Gen4/5/6、CXL、UCIe 或 Ethernet（25G/100G/400G）任一方向量产经验
技术能力：
精通嵌入式 C 编程，熟悉裸机（Bare-metal）固件架构
深入理解 PCIe 物理层规范（PCIe Base Spec 6.0）和 LTSSM 状态机
掌握 SerDes 均衡原理：TX FFE / CTLE / DFE 协同调优
熟悉 CDR 原理（Baud-rate CDR / Oversampling CDR）及调试手段
有 PAM4 信号调试经验（眼图分析、误码率测量）
能独立使用 Python 编写自动化脚本和数据分析工具
加分：
有 UCIe 1.1 或 UALink 1.0 协议理解与实现经验
熟悉 OISA（Open Interconnect Subsystem Architecture）规范
有 CXL 1.1/2.0/3.0 链路层或物理层经验
了解 224G SerDes DSP 算法（LMS/SMLSE/MLSE）
有 Chiplet / 2.5D 封装 Die-to-Die 互连调试经验
熟悉 UVM 验证平台，有 DPI-C FW 联调经验
有 RISC-V 架构嵌入式开发经验
了解 PCI-SIG 或 CXL Consortium 一致性测试流程（CCTS）

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高速接口 SerDes 固件工程师(J10914)

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