シニア半導体エンジニア（ICバックエンド設計／レイアウト実装｜Physical Design）

会社紹介（FPT Semiconductor） FPT Semiconductor は、ベトナムで急成長する半導体産業を牽引する企業として、グローバル市場向けに 電源管理IC（Power Management IC） および IoT IC の設計を行っています。FPT Corporation の一員として、長期的なパートナーシップの構築、イノベーションの推進、そして世界の技術エコシステムへの貢献を目指しています。品質と精度に徹底的にこだわり、最先端技術と専門チームにより、国内外のお客様の多様なニーズに応えています。 「信頼性×革新」で、グローバル市場に挑戦するエンジニアを募集しています。 将来的に設計全体をリードするTech Lead / Architectへのステップアップの機会があります。 業務内容 Physical Designフロー全体の推進 Floorplan～PnR～Signoff～GDS Outまで担当し、ブロックレベルのPhysical DesignおよびSignoff収束を自立して推進（Fusion Compiler等の実務経験）。Timing、Power、Area（PPA）を総合的に最適化し、設計収束をリード。 設計課題の解析・改善 STA、IR Drop、クロストーク等の課題を分析し、配置配線やECOによる改善を実施。 タイミング解析・収束対応 SDCの作成・管理、STA、およびタイミング収束に向けた最適化を推進。 Physical Verification／Signoff対応 DRC／LVS、Timing Signoff、IR/EM Signoff等の課題を解決し、Tape out品質を確保。 関連部門との連携 Front-end、DFT、STA等の関連チームと連携し、設計品質の確保および上流工程へのフィードバックを実施。 応募要件 電子工学／電気工学／コンピュータ工学、または同等の学士号 フィジカルデザインの実務経験 5年以上 Floorplan～PnR～SignoffまでのPDフロー全体におけるハンズオン経験 Fusion Compiler、Innovus等のPhysical Designツールの実務経験 CTS（Clock Tree Synthesis）構築およびTiming Closureの経験 タイミングレポートを解析し、違反の原因特定および改善戦略策定ができること 物理レイアウト検証（DRC/LVS等）の経験 Timing、IR/EM等のSignoff課題への対応経験